2015/06/04-杜振宇

DIGITIMES Research觀察，系統級封裝(System in Package；SiP)結合內嵌式(Embedded)印刷電路板(Printed Circuit Board；PCB)技術雖符合行動裝置小型化需求，然於供應鏈與成本存在問題，另一方面，扇出型晶圓級封裝(Fan-out Wafer Level Package；FoWLP)不僅設計難度低於矽穿孔(Through Silicon Via；TSV) 3D IC，且接近2.5D IC概念與相對有助降低成本，可望成為先進封裝技術的發展要點。

SiP可堆疊多顆晶片，搭配內嵌式PCB技術，將被動元件或無法SiP的晶片內嵌於PCB，再封裝SiP於PCB上，將有利於裝置縮減體積，然因PCB的 配線密度低於晶片，在內嵌晶片於PCB前，尚需經過可增加接點(Pad)間距的重新配置層(Re-Distribution Layer；RDL)製程，此造成供應鏈結構複雜，且一般PCB的製程良率約95%，採用內嵌式PCB技術，在PCB製程中5%的瑕疵品內將含有價格較高 的晶片，亦將在成本構造上產生問題。

另一方面，為增加晶片與載板、PCB間的I/O(輸入／輸出)數，TSV 3D IC的概念漸成形，然其設計難度高，因此出現2.5D IC，亦即在晶片與PCB間使用矽中介層(Interposer)，再進行TSV，而由於2.5D IC相對TSV 3D IC不利於縮小體積，且存在TSV矽中介層成本甚高等問題，是以接近2.5D IC概念但有利於降低成本的FoWLP技術漸受重視。

DIGITIMES Research觀察，FoWLP在比晶片更廣的面積中構成凸塊陣列(Bump Array)，可對應配線密度較低的載板凸塊接點尺寸與間距，因不使用既有打線，其內部連結較短，有利於縮減整體封裝厚度，且未使用打線與中介層，亦有助 於降低成本，可望成為先進封裝技術的發展要點。